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http://ir.hust.edu.tw/dspace/handle/310993100/3296
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| 題名: | 5T靜態隨機存取記憶體(I) |
| 作者: | 洪祥睿;徐盟峰 |
| 貢獻者: | 電機工程系 |
| 關鍵詞: | SRAM 靜態隨機存取記憶體 HSPICE |
| 日期: | 2012-12-12
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| 上傳時間: | 2013-07-23T06:02:34Z
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| 摘要: | 本論文提出一種具高效能之5T SRAM，其主要包括一記憶體陣列、複數個控制電路以及一待機啟動電路，該記憶體陣列係由複數列記憶體晶胞與複數行記憶體晶胞所組成，每一列記憶體晶胞設置一個控制電路。每一控制電路係連接至對應列記憶體晶胞中之二NMOS 驅動電晶體M1和M2的源極，以便因應不同操作模式而控制該二NMOS 驅動電晶體M1和M2的源極電壓VL1和VL2，藉此於寫入模式時，可有效防止寫入邏輯1困難之問題，於讀取模式時，可有效提高讀取速度，而於待機模式時，則可有效降低漏電流。再者，藉由待機啟動電路的設計，可有效促使5T SRAM快速進入待機模式，並因而大幅提高靜態隨機存取記憶體之待機效能。
本論文所提出之具高效能之5T SRAM，其經使用TSMC 0.09微米CMOS製程參數加以模擬，證實可有效達成上述之功效，其中於製程TT、SS以及FF，本論文所提出之5T SRAM與傳統6T SRAM分別減少85.7%、23.6%及80.1%的漏電流。再者，即使將電源供應電壓下降至1.2V特，並使用TSMC 0.09微米CMOS製程參數加以模擬，仍能具有良好的性能。 |
| 顯示於類別: | [電機工程系(含碩士班)] 學生專題
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