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| 題名: | 新型低功率雙邊緣觸發正反器設計 |
| 作者: | 余建政;陳冠廷 |
| 貢獻者: | 修平科技大學電機工程所 |
| 關鍵詞: | 低功率
雙邊緣觸發正反器
資料傳輸率 |
| 日期: | 2012-03
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| 上傳時間: | 2013-08-15T03:15:07Z
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| 摘要: | 在相同的時脈頻率下，雙邊緣觸發正反器能夠提供兩倍於單邊緣觸發正反器的資料傳輸率。在低功率 VLSI 電路設計中，雙邊緣觸發正反器的使用已廣泛的受到重視。
本文提出一種新型低功率雙邊緣觸發正反器電路設計，並與四篇先前之雙邊緣觸發正反器電路，在不同工作電壓和不同工作頻率下，針對功率損耗和功率延遲乘積（Power-Delay Product; PDP）加以分析比較。
本論文係使用 TSMC 180nm 的製程技術模擬。根據模擬結果顯示，本論文所提出之雙邊緣觸發正反器能有效減少功率損耗達 53.8%，並能改善功率延遲乘積達70%。 |
| 關聯: | 修平學報 24, 59-68 |
| 顯示於類別: | [電機工程系(含碩士班)] 期刊論文
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