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題名: 具低功率消耗之ＮＰ骨牌式電路 NP-DOMINO CIRCUIT WITH LOWERING POWER CONSUMPTION
作者: 蕭明椿;陳冠宇
貢獻者: 修平技術學院
日期: 2013-03-01
上傳時間: 2013-08-27T07:27:07Z
摘要: 本發明提出一種新穎架構之具低功率消耗之NP骨牌式電路，其於操作模式時，藉由一控制電路(5)的設置以及將一時脈(clk)之邏輯高電位以及將一反相時脈(/clk)之邏輯高電位均設定為較一第一電源電壓(Vdd)為高之一第二電源電壓(Vdd2)，可使得於求值相位期間呈關閉狀態之一第一PMOS電晶體(MP1)以及於預充/放電相位期間呈關閉狀態之一第二PMOS電晶體(MP2)的閘源極電壓與基底源極電壓均為一正值，因此可有效減少操作模式時之功率消耗。
本發明於待機模式時，藉由一開關(SW)的設置以及將一待機指示信號(SB)之邏輯高電位設定為較該第一電源電壓(Vdd)為高之該第二電源電壓(Vdd2)，以禁能(Disable)一第一反相器(INV1)、一第二反相器(INV2)、該第二PMOS電晶體(MP2)以及一第三PMOS電晶體(MP3)，並且將呈關閉狀態之該第一PMOS電晶體(MP1)的閘源極電壓與基底源極電壓均設定為一正值，因此可有效減少待機模式時之功率消耗。結果，整體觀之本發明所提出之具低功率消耗之NP骨牌式電路可有效地減少功率消耗。
顯示於類別:[電機工程系(含碩士班)] 專利

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