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| 題名: | 寫入操作時降低電源電壓之靜態隨機存取記憶體 SRAM HAVING A LOWER POWER VOLTAGE IN WRITING OPERATION |
| 作者: | 蕭明椿 |
| 貢獻者: | 修平科技大學 |
| 日期: | 2010-08-21
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| 上傳時間: | 2013-08-28T01:42:18Z
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| 摘要: | 本創作提出一種寫入操作時降低電源電壓之靜態隨機存取記憶體，其係包括一記憶體陣列，該記憶體陣列係由複數列記憶體晶胞與複數行記憶體晶胞所組成，每一列記憶體晶胞與每一行記憶體晶胞各包括有複數個記憶體晶胞(1)；複數個第一偏壓電路(2)，每一行記憶體晶胞設置一個第一偏壓電路(2)；以及一第二偏壓電路(3)。該等記憶體晶胞(1)係連接在一高電壓節點(VH)與一低電壓節點(VL)之間，該等第一偏壓電路(2)係用以接收一控制信號(SAP)與一寫入用位元線(WBL)，該第一偏壓電路(2)僅於該控制信號(SAP)為代表待機模式(standby mode)之邏輯高位準或該寫入用位元線(WBL)為代表選定寫入邏輯1狀態之邏輯高位準時，方將一低電源供應電壓(LVDD)供應至該高電壓節點(VH)，除此之外，則將一高電源供應電壓(HVDD)供應至該高電壓節點(VH)，俾藉由寫入邏輯1時降低電源電壓以有效避免寫入邏輯1相當困難之問題；而於待機模式(standby mode)時，則藉由將該低電源供應電壓(LVDD)供應至該高電壓節點(VH)以及將較接地電壓為高之一電壓供應至該低電壓節點(VL)，以有效降低靜態隨機存取記憶體之功率消耗。結果，本創作所提出之寫入操作時降低電源電壓之靜態隨機存取記憶體，不但可有效避免習知具單一位元線之靜態隨機存取記憶體所存在寫入邏輯1相當困難之問題，並且也能兼具待機模式時降低漏電流之功效。 |
| 顯示於類別: | [電機工程系(含碩士班)] 專利
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