Hsiuping University of Science and Technology Institutional Repository : Item 310993100/3997
English  |  正體中文  |  简体中文  |  全文笔数/总笔数 : 4343/7642
造访人次 : 3705441      在线人数 : 560
RC Version 3.2 © Powered By DSPACE, MIT. Enhanced by NTU Library IR team.
搜寻范围 进阶搜寻

jsp.display-item.identifier=請使用永久網址來引用或連結此文件: http://ir.hust.edu.tw/dspace/handle/310993100/3997

题名: 低功率雙邊緣觸發D型正反器
作者: 文忠宇
贡献者: 電子工程系
关键词: 低功率
雙邊緣觸發正反器
日期: 2013-12
上传时间: 2014-07-15T03:40:57Z
摘要: 本專題提出一低功率雙邊緣觸發D型正反器(Double Edge-Triggered Flip-Flop; DETFF)。在低功率VLSI設計中，低功率雙邊緣觸發正反器已受到廣泛的使用與重視。單邊緣觸發正反器(Single Edge-Triggered Flip-Flop; SETFF)每個週期內只使用了兩個邊緣中的一個，第二個邊緣則被浪費了。雙邊緣觸發正反器使用了時脈信號的上升和下降邊緣。在相同的時脈頻率下，雙邊緣觸發正反器能夠提供兩倍於單邊緣觸發正反器的資料傳輸率(data rate)。

本專題所提出的低功率雙邊緣觸發D型正反器電路，將與四篇先前之雙邊緣觸發正反器電路，做電晶體總數、資料輸入端到輸出端(D-Q)的延遲、總功率損耗和功率延遲積(Power-Delay Product; PDP)的比較。

本專題以TSMC 180nm製程，波形為工作週期(duty cycle)50%的方波，上升時間、下降時間各為100ps，於室溫25℃的環境下做模擬分析與比較，經模擬結果所示，(D-Q)延遲、功率損耗和功率延遲積(PDP)，本專所提出的低功率雙邊緣觸發D型正反器電路，都優於四篇先前之雙邊緣觸發正反器電路，而且使用的電晶體數更少，所使用的面積更小
显示于类别:[電子工程系] 學生專題

文件中的档案:

档案 大小格式浏览次数
07低功率雙邊.pdf278KbAdobe PDF2177检视/开启

在HUSTIR中所有的数据项都受到原著作权保护.

 

DSpace Software Copyright © 2002-2004  MIT &  Hewlett-Packard  /   Enhanced by   NTU Library IR team Copyright ©   - 回馈