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http://ir.hust.edu.tw/dspace/handle/310993100/6156
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| 題名: | 5T靜態隨機存取記憶體 |
| 作者: | 謝佑宗
邱忠瀚 |
| 貢獻者: | 電機工程系 |
| 關鍵詞: | 5T
記憶體 |
| 日期: | 2017-06-22
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| 上傳時間: | 2018-05-07T07:38:45Z
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| 摘要: | 5T靜態隨機存取記憶體的電路設計，其主要包括一記憶體陣列、複數個控制電路、複數個預充電電路、一待機啟動電路、複數個字元線電壓位準轉換電路以及複數個高電壓位準控制電路，該記憶體陣列係由複數列記憶體晶胞與複數行記憶體晶胞所組成，每一列記憶體晶胞設置一個控制電路，5T SRAM每一記憶體晶胞係包括一第一反相器（由一PMOS電晶體P11與一NMOS電晶體N11所組成）、一第二反相器（由一PMOS電晶體P12與一NMOS電晶體N12所組成）及一存取電晶體（由NMOS電晶體N13所組成）。每一控制單元係連接至對應列記憶體晶胞中之每一記憶體晶胞的NMOS電晶體N11的源極以及NMOS電晶體N12的源極，以便因應不同操作模式而控制NMOS電晶體N11和N12的源極電壓，寫入模式時，對於NMOS電晶體N11的源極而言，有三種電路態樣設計，藉由比接地高的電壓、斷路或維持接地電壓但配置較小通道寬長比之NMOS電晶體N11和N12，以上三種方法可有效避免習知具單一位元線之單埠SRAM存在寫入邏輯1相當困難之問題；讀取模式時，設計成兩階段讀取，於讀取第一階段時，藉由比接地電壓還低的電壓以加快讀取速度，亦避免因製程小型化，電壓差變小，而導致的速度下降，於讀取第二階段，由原本比接地電壓低的電壓改回原本的接地電壓，以避免無謂的功率消耗，另讀取時，因設置比接地低的電壓即使配置較小通道寬長比之NMOS電晶體N11和N12也不會造成誤寫入；待機模式時，藉由比接地高的電壓，以降低漏電流；保持模式時，維持原本的接地電壓。再者，藉由待機啟動電路的設計，以有效促使靜態隨機存取記憶體快速進入待機模式，並因而有效提高靜態隨機存取記憶體之待機效能。此外，藉由該複數個字元線電壓位準轉換電路以及複數個高電壓位準控制電路的設計，以有效降低5T SRAM讀取時之半選定晶胞干擾，和提高讀取速度。
本專題規劃以下：透過模擬軟體HSpice (1) 提高邏輯1之寫入速度 (2) 提高讀取邏輯0之讀取速度 (3) 低待機電流 (4) 解決傳統5T SRAM寫入邏輯1困難之問題。 |
| 顯示於類別: | [電機工程系(含碩士班)] 學生專題
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| 17-7T 靜態隨機存取記憶體7T SRAM -實務專題報告書.pdf | 2633Kb | Adobe PDF | 959 | 檢視/開啟 |
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