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http://ir.hust.edu.tw/dspace/handle/310993100/3695
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| 題名: | 具低功率消耗之高速ＮＰ骨牌式電路 HIGH-SPEED NP-DOMINO CIRCUIT WITH LOWERING POWER CONSUMPTION |
| 作者: | 蕭明椿;湛添閏 |
| 貢獻者: | 修平技術學院 |
| 日期: | 2012-04-21
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| 上傳時間: | 2013-08-27T07:56:07Z
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| 摘要: | 本發明提出一種新穎架構之具低功率消耗之高速NP骨牌式電路，其於操作模式時，藉由一第一控制電路(5)與一第二控制電路(6)的設置以及將一時脈(clk)之邏輯高電位與一反相時脈(/clk)之邏輯高電位均設定為較一第一電源電壓(Vdd)為高之一第二電源電壓(Vdd2)，可使得於求值相位期間呈關閉狀態之一第一PMOS電晶體(MP1)、求值相位初期呈關閉狀態之一第十PMOS電晶體(MP10)以及於預充/放電相位期間呈關閉狀態之一第二PMOS電晶體(MP2)的閘源極電壓與基底源極電壓均為一正值，因此可有效減少操作模式時之功率消耗，另一方面藉由一第一延遲電路(7)所提供之一第一延遲時間與一第二延遲電路(8)所提供之一第二延遲時間，以於求值相位初期關閉一第一保持電路(3)與一第二保持電路(4)，因此也能有效加快求值速度。
本發明於待機模式時，藉由一開關(SW)的設置以及將一待機指示信號(SB)之邏輯高電位設定為較該第一電源電壓(Vdd)為高之該第二電源電壓(Vdd2)，以禁能(Disable)一第一反相器(INV1)、一第二反相器(INV2)、該第二PMOS電晶體(MP2)以及一第十PMOS電晶體(MP10)，並且將呈關閉狀態之該第一PMOS電晶體(MP1)的閘源極電壓與基底源極電壓均設定為一正值，因此可有效減少待機模式時之功率消耗。結果，整體觀之本發明所提出之具低功率消耗之高速NP骨牌式電路可有效地減少功率消耗並加快求值速度。 |
| 顯示於類別: | [電機工程系(含碩士班)] 專利
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