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http://ir.hust.edu.tw/dspace/handle/310993100/614
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| 題名: | 具低雜訊之輸出緩衝器 OUTPUT BUFFER HAVING LOWER NOISE |
| 作者: | 蕭明椿 |
| 貢獻者: | 修平技術學院 |
| 日期: | 2008-01-21
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| 上傳時間: | 2008-11-06T08:24:31Z
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| 摘要: | 本創作提出一種新穎架構之具低雜訊的輸出緩衝器，其不但電路結構簡單，並且也可有效防止接地電壓位準浮動(ground bouncing)以及避免雜訊(noise)的發生，同時，亦可提升整個晶片之穩定度。該輸出緩衝器主要係包含一由第一PMOS電晶體(M1)以及一NMOS電晶體(M2)所組成的CMOS反相器、一第二PMOS電晶體(M3)、一第一NPN電晶體(Q1)、一第二NPN電晶體(Q2)、以及一延遲電路(1)。當輸入信號(IN)由高位準變為低位準時，將由電源供應電壓所提供之電流分成兩階段提供，第一階段僅由CMOS反相器中之第一PMOS電晶體(M1)來提供，而在延遲電路(1)所提供之一延遲時間後之第二階段，則由第二PMOS電晶體(M3)與該CMOS反相器中之第一PMOS電晶體(M1)共同來提供；另一方面，當輸入信號(IN)由高位準變為低位準時，該延遲電路(1)所提供之該延遲時間，可使得該CMOS反相器中之NMOS電晶體(M2)仍能導通一段時間，藉此可吸走部份的該CMOS反相器中之第一 PMOS電晶體(M1)的汲極電流，於是可利用上述之雙重機制以使得輸入信號(IN)由高位準變為低位準瞬間之第一NPN電晶體(Q1)的基極電流減少，從而減少瞬間流經第二NPN電晶體(Q2)之集極電流(即輸出電流)，結果，輸出電流的電流變化率變得較緩和，並且輸出電流的最大值變得更小，因此不但可有效抑制接地端所感應之瞬間電位差，並且可避免接地電壓位準的浮動以及雜訊的發生，同時亦可提升整個晶片之穩定度。 |
| 顯示於類別: | [電機工程系(含碩士班)] 專利
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